pretraga knjiga
knjige
Donirati
Prijaviti se
Prijaviti se
prijavljenim korisnicima su dostupni:
lične preporuke
Telegram bot
istorija preuzimanja
poslati na Email ili Kindle
upravljanje zbirkama
sačuvanje u izabrano
Lično
Upite za knjige
Proučavanje
Z-Recommend
Spiskovi knjiga
Najpopularnije
Kategorije
Učešće
Donirati
Otpremanja
Litera Library
Donirati papirne knjige
Dodati papirne knjige
Search paper books
Moj LITERA Point
Pretraga ključnih reči
Main
Pretraga ključnih reči
search
1
Verilog-HDL для моделирования и синтеза цифровых электронных схем
НГТУ
Кондратенко Ю.П.
,
Мохор В.В.
,
Сидоренко С.А.
verilog
input
clk
output
op_bits
valid
assign
define
reset
reset_n
count
initial
add_en
mem_state
cout
endmodule
clock
module
product
posedge
ack
b_in
hdl
multiply_en
bits
cas_n
dram
carry_in
we_n
a_in
ain
cout4
active
delay
fpga
integer
ras_n
val_count
carry_out
data_patt
vhdl
01x
aout
b_abs
ctrl
ref_count
cycle_count
notif0
10ns
addr_count
Godina:
2002
Jezik:
russian
Fajl:
DJVU, 1.13 MB
Vaši tagovi:
5.0
/
5.0
russian, 2002
1
Idite na
ovaj link
ili potražite bota „@BotFather“ u Telegramu
2
Pošaljite komandu /newbot
3
Navedite ime za svog bota
4
Navedite korisničko ime za bota
5
Kopirajte poslednju poruku od BotFather i ubacite je ovde
×
×